`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   20:26:02 09/28/2012
// Design Name:   ReaderWriter
// Module Name:   /home/edgar/ISE/ComprobadorRAM2/ReaderWriter_tb.v
// Project Name:  ComprobadorRAM2
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: ReaderWriter
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module ReaderWriter_tb;

	// Inputs
	reg _clk_seg_i;
	reg [1:0] Input_Parameter_i;
	reg escriba_i;
	reg lea_i;

	// Outputs
	wire termino_o;
	wire fail_o;
	wire [3:0] value_display_o;
	wire display_dos_o;
	wire [3:0] direccion_o;

	// Bidirs
	wire [4:0] value_io;

	// Instantiate the Unit Under Test (UUT)
	ReaderWriter uut (
		._clk_seg_i(_clk_seg_i), 
		.Input_Parameter_i(Input_Parameter_i), 
		.escriba_i(escriba_i), 
		.lea_i(lea_i), 
		.value_io(value_io), 
		.termino_o(termino_o), 
		.fail_o(fail_o), 
		.value_display_o(value_display_o), 
		.display_dos_o(display_dos_o), 
		.direccion_o(direccion_o)
	);

	initial begin
		// Initialize Inputs
		_clk_seg_i = 0;
		Input_Parameter_i = 0;
		escriba_i = 0;
		lea_i = 0;

		// Wait 100 ns for global reset to finish
		#100;
        
		// Add stimulus here

	end
      
endmodule

